123456789101112131415161718192021222324252627282930313233343536373839404142434445464748495051525354555657585960616263646566676869707172737475767778798081828384858687888990919293949596979899100101102103104105106107108109110111112113114115116117118119120121122123124125126127128129130131132133134135136137138139140141142143144145146147148149150151152153154155156157158159160161162163164165166167168169170171172173174175176177178179180181182183184185186187188189190191192193194195196197198199200201202203204205206207208209210211212213214215216217218219220221222223224225226227228229230231232233234235236237238239240241242243244245246247248249250251252253254255256257258259260261262263264265266267268269270271272273274275276277278279280281282283284285286287288289290291292293294295296297298299300301302303304305306307308309310311312313314315316317318319320321322323324325326327328329330331332333334335336337338339340341342343344345346347348349350351352353354355356357358359360361362363364365366367368369370371372373374375376377378379380381382383384385386387 |
- # Hitachi H8 testcase 'divs', 'divu', 'divxs', 'divxu'
- # mach(): all
- # as(h8300): --defsym sim_cpu=0
- # as(h8300h): --defsym sim_cpu=1
- # as(h8300s): --defsym sim_cpu=2
- # as(h8sx): --defsym sim_cpu=3
- # ld(h8300h): -m h8300helf
- # ld(h8300s): -m h8300self
- # ld(h8sx): -m h8300sxelf
- .include "testutils.inc"
- start
- .if (sim_cpu == h8sx)
- divs_w_reg_reg:
- set_grs_a5a5
- ;; divs.w rs, rd
- mov.w #32, r1
- mov.w #-2, r2
- set_ccr_zero
- divs.w r2, r1
- ;; test ccr ; H=0 N=1 Z=0 V=0 C=0
- test_neg_set
- test_carry_clear
- test_zero_clear
- test_ovf_clear
-
- test_gr_a5a5 0
- test_h_gr16 0xfff0 r1
- test_h_gr32 0xa5a5fffe er2
- test_gr_a5a5 3
- test_gr_a5a5 4
- test_gr_a5a5 5
- test_gr_a5a5 6
- test_gr_a5a5 7
- divs_w_imm4_reg:
- set_grs_a5a5
- ;; divs.w xx:4, rd
- mov.w #-32, r1
- set_ccr_zero
- divs.w #2:4, r1
- ;; test ccr ; H=0 N=1 Z=0 V=0 C=0
- test_neg_set
- test_carry_clear
- test_zero_clear
- test_ovf_clear
- test_gr_a5a5 0
- test_h_gr16 -16 r1
- test_gr_a5a5 2
- test_gr_a5a5 3
- test_gr_a5a5 4
- test_gr_a5a5 5
- test_gr_a5a5 6
- test_gr_a5a5 7
- divs_l_reg_reg:
- set_grs_a5a5
- ;; divs.l ers, erd
- mov.l #320000, er1
- mov.l #-2, er2
- set_ccr_zero
- divs.l er2, er1
- ;; test ccr ; H=0 N=1 Z=0 V=0 C=0
- test_neg_set
- test_carry_clear
- test_zero_clear
- test_ovf_clear
-
- test_gr_a5a5 0
- test_h_gr32 -160000 er1
- test_h_gr32 -2 er2
- test_gr_a5a5 3
- test_gr_a5a5 4
- test_gr_a5a5 5
- test_gr_a5a5 6
- test_gr_a5a5 7
- divs_l_imm4_reg:
- set_grs_a5a5
- ;; divs.l xx:4, rd
- mov.l #-320000, er1
- set_ccr_zero
- divs.l #2:4, er1
- ;; test ccr ; H=0 N=1 Z=0 V=0 C=0
- test_neg_set
- test_carry_clear
- test_zero_clear
- test_ovf_clear
- test_gr_a5a5 0
- test_h_gr32 -160000 er1
- test_gr_a5a5 2
- test_gr_a5a5 3
- test_gr_a5a5 4
- test_gr_a5a5 5
- test_gr_a5a5 6
- test_gr_a5a5 7
- divu_w_reg_reg:
- set_grs_a5a5
- ;; divu.w rs, rd
- mov.w #32, r1
- mov.w #2, r2
- set_ccr_zero
- divu.w r2, r1
- ;; test ccr ; H=0 N=0 Z=0 V=0 C=0
- test_cc_clear
- test_gr_a5a5 0
- test_h_gr16 16 r1
- test_h_gr32 0xa5a50002 er2
- test_gr_a5a5 3
- test_gr_a5a5 4
- test_gr_a5a5 5
- test_gr_a5a5 6
- test_gr_a5a5 7
- divu_w_imm4_reg:
- set_grs_a5a5
- ;; divu.w xx:4, rd
- mov.w #32, r1
- set_ccr_zero
- divu.w #2:4, r1
- ;; test ccr ; H=0 N=0 Z=0 V=0 C=0
- test_cc_clear
- test_gr_a5a5 0
- test_h_gr16 16 r1
- test_gr_a5a5 2
- test_gr_a5a5 3
- test_gr_a5a5 4
- test_gr_a5a5 5
- test_gr_a5a5 6
- test_gr_a5a5 7
- divu_l_reg_reg:
- set_grs_a5a5
- ;; divu.l ers, erd
- mov.l #320000, er1
- mov.l #2, er2
- set_ccr_zero
- divu.l er2, er1
- ;; test ccr ; H=0 N=0 Z=0 V=0 C=0
- test_cc_clear
-
- test_gr_a5a5 0
- test_h_gr32 160000 er1
- test_h_gr32 2 er2
- test_gr_a5a5 3
- test_gr_a5a5 4
- test_gr_a5a5 5
- test_gr_a5a5 6
- test_gr_a5a5 7
- divu_l_imm4_reg:
- set_grs_a5a5
- ;; divu.l xx:4, rd
- mov.l #320000, er1
- set_ccr_zero
- divu.l #2:4, er1
- ;; test ccr ; H=0 N=0 Z=0 V=0 C=0
- test_cc_clear
- test_gr_a5a5 0
- test_h_gr32 160000 er1
- test_gr_a5a5 2
- test_gr_a5a5 3
- test_gr_a5a5 4
- test_gr_a5a5 5
- test_gr_a5a5 6
- test_gr_a5a5 7
- .endif
- .if (sim_cpu) ; not equal to zero ie. not h8
- divxs_b_reg_reg:
- set_grs_a5a5
- ;; divxs.b rs, rd
- mov.w #32, r1
- mov.b #-2, r2l
- set_ccr_zero
- divxs.b r2l, r1
- ;; test ccr ; H=0 N=1 Z=0 V=0 C=0
- test_neg_set
- test_carry_clear
- test_zero_clear
- test_ovf_clear
-
- test_gr_a5a5 0
- test_h_gr16 0x00f0 r1
- test_h_gr32 0xa5a5a5fe er2
- test_gr_a5a5 3
- test_gr_a5a5 4
- test_gr_a5a5 5
- test_gr_a5a5 6
- test_gr_a5a5 7
- .if (sim_cpu == h8sx)
- divxs_b_imm4_reg:
- set_grs_a5a5
- ;; divxs.b xx:4, rd
- mov.w #-32, r1
- set_ccr_zero
- divxs.b #2:4, r1
- ;; test ccr ; H=0 N=1 Z=0 V=0 C=0
- test_neg_set
- test_carry_clear
- test_zero_clear
- test_ovf_clear
- test_gr_a5a5 0
- test_h_gr16 0x00f0 r1
- test_gr_a5a5 2
- test_gr_a5a5 3
- test_gr_a5a5 4
- test_gr_a5a5 5
- test_gr_a5a5 6
- test_gr_a5a5 7
- .endif ; h8sx
- divxs_w_reg_reg:
- set_grs_a5a5
- ;; divxs.w ers, erd
- mov.l #0x1000, er1
- mov.w #-0x1000, r2
- set_ccr_zero
- divxs.w r2, er1
- ;; test ccr ; H=0 N=1 Z=0 V=0 C=0
- test_neg_set
- test_carry_clear
- test_zero_clear
- test_ovf_clear
-
- test_gr_a5a5 0
- test_h_gr32 0x0000ffff er1
- test_h_gr32 0xa5a5f000 er2
- test_gr_a5a5 3
- test_gr_a5a5 4
- test_gr_a5a5 5
- test_gr_a5a5 6
- test_gr_a5a5 7
- .if (sim_cpu == h8sx)
- divxs_w_imm4_reg:
- set_grs_a5a5
- ;; divxs.w xx:4, rd
- mov.l #-4, er1
- set_ccr_zero
- divxs.w #2:4, er1
- ;; test ccr ; H=0 N=1 Z=0 V=0 C=0
- test_neg_set
- test_carry_clear
- test_zero_clear
- test_ovf_clear
- test_gr_a5a5 0
- test_h_gr32 0x0000fffe er1
- test_gr_a5a5 2
- test_gr_a5a5 3
- test_gr_a5a5 4
- test_gr_a5a5 5
- test_gr_a5a5 6
- test_gr_a5a5 7
- .endif ; h8sx
- .endif ; not h8
- divxu_b_reg_reg:
- set_grs_a5a5
- ;; divxu.b rs, rd
- mov.w #32, r1
- mov.b #2, r2l
- set_ccr_zero
- divxu.b r2l, r1
- ;; test ccr ; H=0 N=0 Z=0 V=0 C=0
- test_cc_clear
-
- test_gr_a5a5 0
- test_h_gr16 0x0010 r1
- test_h_gr16 0xa502 r2
- .if (sim_cpu)
- test_h_gr32 0xa5a5a502 er2
- .endif
- test_gr_a5a5 3
- test_gr_a5a5 4
- test_gr_a5a5 5
- test_gr_a5a5 6
- test_gr_a5a5 7
- .if (sim_cpu) ; not h8
- .if (sim_cpu == h8sx)
- divxu_b_imm4_reg:
- set_grs_a5a5
- ;; divxu.b xx:4, rd
- mov.w #32, r1
- set_ccr_zero
- divxu.b #2:4, r1
- ;; test ccr ; H=0 N=0 Z=0 V=0 C=0
- test_cc_clear
- test_gr_a5a5 0
- test_h_gr16 0x0010 r1
- test_gr_a5a5 2
- test_gr_a5a5 3
- test_gr_a5a5 4
- test_gr_a5a5 5
- test_gr_a5a5 6
- test_gr_a5a5 7
- .endif ; h8sx
- divxu_w_reg_reg:
- set_grs_a5a5
- ;; divxu.w ers, erd
- mov.l #0x1000, er1
- mov.w #0x1000, r2
- set_ccr_zero
- divxu.w r2, er1
- ;; test ccr ; H=0 N=0 Z=0 V=0 C=0
- test_cc_clear
-
- test_gr_a5a5 0
- test_h_gr32 0x00000001 er1
- test_h_gr32 0xa5a51000 er2
- test_gr_a5a5 3
- test_gr_a5a5 4
- test_gr_a5a5 5
- test_gr_a5a5 6
- test_gr_a5a5 7
- .if (sim_cpu == h8sx)
- divxu_w_imm4_reg:
- set_grs_a5a5
- ;; divxu.w xx:4, rd
- mov.l #0xffff, er1
- set_ccr_zero
- divxu.w #2:4, er1
- ;; test ccr ; H=0 N=0 Z=0 V=0 C=0
- test_cc_clear
- test_gr_a5a5 0
- test_h_gr32 0x00017fff er1
- test_gr_a5a5 2
- test_gr_a5a5 3
- test_gr_a5a5 4
- test_gr_a5a5 5
- test_gr_a5a5 6
- test_gr_a5a5 7
- .endif ; h8sx
- .endif ; not h8
- pass
- exit 0
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